异常描述：

在使用Vivado调试工程时，FPGA板子突然断电，导致Block Design出现异常。

[BD 41-758] The following clock pins are not connected to a valid clock source:

尝试了网上找到的方法，如重新生成Block Design，但未能解决问题。

参考了以下链接中的方法： [BD 41-758] The following clock pins are not connected to a valid clock source: /processing_system7_-CSDN博客 (opens new window)

通过类似的操作，将Block Design导出为TCL脚本，删除原有的Block Design，然后通过TCL脚本重新创建Block Design，问题得以解决。

具体操作步骤：

1. 导出原理图：

   • 在Vivado中，选择 File -> Export -> Export Block Design，将当前的Block Design导出为TCL脚本。

2. 删除损坏的Block Design：

   • 在工程中删除出现异常的Block Design。

3. 通过TCL脚本重新创建Block Design：

   • 打开TCL脚本，使用 cd 命令切换到导出文件的目录下，然后执行 source block_design.tcl 重新生成Block Design。

通过以上步骤，成功解决了Block Design异常的问题。